台积电宣布将推出6纳米制程，2020年Q1开始试产5+ nm

日前，晶圆代工龙头台积电制程推进再下一城，除5纳米已顺利试产并计划明年量产外，量产一年后将再推出效能及功耗表现更好的5+纳米，直接拉大与竞争对手的技术差距。台积电上半年遇到半导体生产链库存调整，导致第一季营运表现不尽理想，但第二季以来7纳米投片量明显回升，等于为下半年营收大幅成长打好基础。由于竞争同业无法在7纳米制程上提供足够产能及更好的良率，台积电几乎拿下7纳米市场全部晶圆代工订单，而且今年还预计会有超过100款新芯片完成设计定案（tape-out）。

台积电7+纳米第二季进入量产，并为华为海思生产研发代号为Pheonix的新款Kirin 985手机芯片。由于EUV是未来先进制程微影技术主流，台积电现阶段EUV设备光源输出功率280W，预计年底将提升至300W，明年再升至350W。光源输出功率提升也带动设备稼动时间比率（uptime），由去年的70％提高至今年的85％，明年应可达到90％水平。

虽然7纳米制程仍依循摩尔定律推进，但台积电已发现芯片尺寸上出现两极化发展，应用于行动装置的7纳米芯片尺寸缩小至100平方公厘以下，而高效能运算（HPC）的7纳米芯片尺寸却大于300平方公厘。台积电也开始针对大尺寸芯片追踪芯片缺陷密度，这有助于加快走完5纳米及更先进制程学习曲线。

台积电日前宣布将推出6纳米制程，主要采用与7纳米兼容的设计规则及硅智财模型，但会比7+纳米多一层EUV光罩，芯片密度则会提升18％。6纳米推出的时间较晚，明年第一季才开始进入风险试产，而且是在明年5纳米量产之后才进入量产，主要是让还不想进入5纳米技术的客户，可以提供低风险的设计微缩，并让7纳米芯片采用者有一个降低成本的选项。

台积电针对5纳米打造的Fab 18第一期已完成装置并顺利试产，预期明年第二季拉高产能并进入量产。与7纳米制程相较，5纳米芯片密度增加80％，在同一运算效能下可降低15％功耗，在同一功耗下可提升30％运算效能。台积电在5纳米导入极低临界电压（ELVT）晶体管设计，在ELVT运算下仍可提升25％运算效能。台积电也将在5纳米量产后一年推出5+纳米，与5纳米制程相较在同一功耗下可再提升7％运算效能，或在同一运算效能下可再降低15％功耗。5+纳米将在2020年第一季开始试产，2021年进入量产。

文章来源：工商时报